Experiment 25 - Das JK-Flip-Flop (Latch)

Bei den ersten Experimenten zu diesem Thema hast du das RS- und D-Flip-Flop (Latch) kennengelernt. Das JK-Flip-Flop hingegen hast du erst als flankengesteuertes Flip-Flop kennengelernt. Wieso eigentlich...?

Bei einem JK-Flip-Flop (Latch) ist, im Gegensatz zu dem RS-Flip-Flop (Latch), der Zustand R = S = 1 definiert. Mit dem gezeigten Schaltplan kannst du die Logik durch die logischen Gatter verfolgen und erkennst, dass es sich wie ein JK-Flip-Flop (Latch) verhält...

J K Q Q' 0 0 gespeichert 0 1 1 0 1 0 0 1 1 1 toggle Wahrheitstabelle JK-Flip-Flop (Latch).

Schaltplan JK Flip-Flop (Latch).

Vorsicht...! Baust du die Schaltung auf, so ergibt sich sofort ein Problem...

• Bei J = K = 1 leuchten beide Leuchtdioden halb auf!

Schaltung JK Flip-Flop (Latch). (Vergrößern)

Dies ist ein klassisches Timing-Problem...

Die Eingänge J und K durchlaufen die logischen Gatter. Sobald dabei auch nur die kleinste Verzögerung zwischen Q und Q' auftritt, oszilliert das JK Flip-Flop (Typisch mit einer Frequenz von mehreren MHz...).

Dieses Phänomen ist als "Race Condition" (Wettlaufsituation) bekannt. Dies hat zur Folge, dass das JK-Flip-Flop sich in einem sogenannten "metastabilen Zustand" befindet und oszilliert.